PCB走线中途容性负载反射
首页 > PCB > PCB走线中途容性负载反射     2018-08-14 PCB走线  

很多时候,PCB走线中途会经由过孔、测试点焊盘、短的stub线等,都存在寄生电容,必然对于信号造成影响。走线中途的电容对于信号的影响要从发射端以及接受端两个方面分析,对于起点以及终点都有影响。

首先按看一下对于信号发射真个影响。当一个快速上升的阶跃信号达到电容时,电容快速充电,充电电流以及信号电压上升快慢有关,充电电流公式为:I=C*dV/dt。电容量越大,充电电流越大,信号上升时间越快,dt越小,一样使充电电流越大。

咱们知道,信号的反射与信号感遭到的阻抗变化有关,因而为了分析,咱们看一下,电容引发的阻抗变化。在电容开始充电的早期,阻抗表示为:

阻抗

这里dV实际上是阶跃信号电压变化,dt为信号上升时间,电容阻抗公式变为:

电容阻抗公式

从这个公式中,咱们可以患上到一个很重要的信息,当阶跃信号施加到电容两真个早期,电容的阻抗与信号上升时间以及本身的电容量有关。

通常在电容充电早期,阻抗很小,小于走线的特性阻抗。信号在电容处发生负反射,这个负电压信号以及原信号叠加,使患上发射真个信号发生下冲,引发发射端信号的非单调性。

对于于接收端,信号达到接收端后,发生正反射,反射回来的信号达到电容位置,那个样发生负反射,反射回接收真个负反射电压一样使接收端信号发生下冲。

为了使反射噪声小于电压摆幅的5%(这类情况对于信号影响可以容忍),阻抗变化必需小于10%。那末电容阻抗应该控制在多少?电容的阻抗表现为一个并联阻抗,咱们可以用并联阻抗公式以及反射系数公式来肯定它的范围。对于于这类并联阻抗,咱们希望电容阻抗越大越好。假定电容阻抗是PCB走线特性阻抗的k倍,依据并联阻抗公式患上到电容处信号感遭到的阻抗为:

并联阻抗公

阻抗变化率为:

阻抗变化率

,即

5

也就是说,依据这类理想的计算,电容的阻抗最少要是PCB特性阻抗的9倍以上。实际上,随着电容的充电,电容的阻抗不断增添,并非一直维持最低阻抗,另外,每个器件还会有寄生电感,使阻抗增添。因而这个9倍限制可以放宽。在下边的讨论中假定这个限制是5倍。

有了阻抗的指标,咱们就能够肯定能容忍多大的电容量。电路板上50欧姆特性阻抗很常见,我就用50欧姆来计算。

50欧姆特性阻抗

患上出:

50欧姆计算

即在这类情况下,如果信号上升时间为1ns,那末电容量要小于4皮法。反之,如果电容量为4皮法,则信号上升时间最快为1ns,如果信号上升时间为0.5ns,这个4皮法的电容就会发生问题。

这里的计算只无非是为了说明电容的影响,实际电路中情况十分复杂,需要斟酌的因素更多,因而这里计算是否精确没有实际意义。枢纽是要通过这类计算理解电容是如何影响信号的。咱们对于电路板上每个因素的影响都有一个感性认识后,就可以为设计提供必要的指示,泛起问题就知道如何去分析。精确的评估需要用软件来仿真。

总结:

1 PCB走线中途容性负载使发射端信号发生下冲,接收端信号也会发生下冲。

2 能容忍的电容量以及信号上升时间有关,信号上升时间越快,能容忍的电容量越小。

文章来源:于博士信号完整性

 

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